Навчальна модель цифрового процесора на основі програмованої логічної матриці

Abstract

В межах дослідження реалізовано модель процесора з регістровим файлом із шістьма регістрами загального призначення, автоматом керування з жорсткою логікою та восьмитактним машинним циклом, комбінаційним АЛП з вісьмома операціями та флагами ZF і CF, блоком портів введення-виведення та налагоджувальним інтерфейсом. Розроблено систему команд у чотирьох функціональних блоках; тестові програми підготовлено засобами асемблера TASM. Функціональна симуляція підтвердила коректність реалізації.

Within the scope of the study, a processor model has been implemented, featuring a register file with six general-purpose registers, a hardwired control unit with an eight-clock machine cycle, a combinational ALU supporting eight operations along with ZF and CF flags, an I/O port block, and a debugging interface. An instruction set architecture (ISA) has been developed across four functional blocks; test programs were prepared using the TASM assembler. Functional simulation has verified the correctness of the implementation.